晶体管的未来？英特尔、台积电和三星在CFET技术上的决斗

　　在上周的IEEE IEDM会议上，英特尔、台积电(台积电)和三星展示了各自的CFET(互补FET)晶体管策略。堆叠式CFET架构将n型和p型MOS器件交织在一起，有望取代GAA(全栅极)技术，成为下一代晶体管设计。这项创新将使当前设计的密度增加一倍。

　　英特尔是第一家展示 CFET 解决方案的晶圆代工厂，早在 2020 年就推出了早期版本。在本次大会上，英特尔展示了对 CFET 制造中最简单的电路之一 CMOS 逆变器的几项增强功能。该逆变器将相同的输入电压传输到堆栈中两个器件的栅极，产生与输入逻辑相反的输出，所有这些都在单个鳍片内完成。英特尔还将晶体管中使用的纳米片数量从两个增加到三个，并将垂直间隙从 50nm 减少到 30nm。

目前的 5nm 工艺节点具有 50nm 的栅极间距，采用具有单面互连的简单 FinFET。然而，三星的CFET提案拥有45/48nm的栅极间距，小于英特尔的60nm。尽管三星CFET原型中的45nm栅极间距变体的性能有所下降，但研究人员认为，这可以通过优化制造工艺来纠正。三星的成就在于它能够对堆叠的 n 和 p MOS 器件的源极和漏极进行电气隔离，这是使用一种涉及湿化学品的新型干法蚀刻技术实现的关键步骤，取代了传统的湿法蚀刻工艺。与英特尔每个晶体管三个纳米片不同，三星将单个纳米片用于一对晶体管。

　　与三星一样，台积电也设法在其CFET设计中将栅极间距控制在48nm。他们的方法采用了一种在顶部和底部晶体管之间形成介电层以保持间隙的新方法。通常由硅和锗的交替层形成，台积电试验了一种锗特定的蚀刻技术，在释放硅纳米线之前在两个晶体管之间建立隔离层。

　　据了解，CFET技术的大规模商业化还需要大约7到10年的时间，在这项突破性技术完全实现之前，还有很多准备工作要做。